集成电路的天线效应（Antenna Effect in IC）
这篇文章里所提到的天线效应（Antenna effect）是在指IC制造过程中，用等离子（Plasma）做干式蚀刻（Dryetching），所造成的IC可靠度问题。
成因：
在制造金属层（Interconnection or metal gate）的过程中，暴露在等离子下的金属层就像天线一样，会收集等离子所游离的电荷。当金属层上的电荷太多，造成金属层连接到的闸极氧化层（Gate oxide）的电场过高时，就会击穿氧化层造成元件可靠度问题。
只有暴露在等离子下的金属层会吸收游离电荷，而每个制程步骤完成后，会把晶圆上的电荷放掉（冲洗）。所以传统的Antenna effect，基本上只有考虑单一层金属的状况，不会同时考虑多层金属累积的电荷。
解决方法：
天线效应造成的可靠度问题的解决方法，主要有两种方式，跳线法以及插入antenna diode。跳线法是把过长的金属层打断，来解决Antenna effect。如Fig. 1，Metal 1过长会造成MN1的闸极有可靠度问题。因此，我们在布局Layout上，可以把较长的Metal 1打断，往上跳到Metal 2再接在一起，这样MN1的闸极在制作过程就不会看到过长的Metal 1，造成闸极氧化层如Fig. 2。
此外，我们可以在要保护的闸极加上Antenna diode（逆偏）或是diffusion，让在Antenna effect所产生的电荷可以漏往基底（Substrate），减少电荷的累积，如Fig. 3。所以Antenna diode的面积和要保护的闸极面积是有关系，当Antenna diode太小可能漏的不够快，Diode太大又会增加太多Loading。而Antenna diode的位置当然是离闸极越近越好。
Antenna rule（ratio）
由前面的解决方法知道，闸极氧化层、相关金属层和相关Antenna diode三者的面积比例决定着Antenna effect会不会造成闸极氧化层击穿的问题。所以foundry会提供这样的Antenna rule（ratio），而Layout就必需符合这样的规范。
文章前半段提到天线效应在教科书或一些网络文章里都找得到，接下来的东西才是这篇文章的重点。
Cumulative antenna rule（ratio）
其实还是有累积的天线效应，只是不是单纯电荷的累积。闸极氧化层可靠度（gate-oxide reliability）除了会发生直接击穿（punch through）外，另一种是Vt飘移（Vt shift）过大造成元件不符合标准。直接击穿就像心脏中了一枪，一击毙命；而Vt shift就像中了一刀，虽然没马上挂掉，但多被砍几刀，即使没马上死掉，也跟废人一样。
因此累积的天线效应，不是单纯电荷的累积，而是闸极氧化层受伤害的程度累积。比如我们玩电动时，主角的血（HP）为100格，当主角受到第一次攻击时（制作metal 1时），减了30格的血；受到第二次攻击时（制作metal 2时），少了10格的血，这时还有60格的血。以此类推，当受到最后一次攻击后（制作top metal后），主角的血不能归零。
所以在先进制程中，比较严谨的foundry除了会规范传统的antenna ratio（AR）外，也会提供cumulative antenna ratio（CAR）这种rule。它也是闸极氧化层、金属层和Antenna diode三者的比例决定，只是会每一层累加起来。
CAR（total）= CAR（M1）+ CAR（M2）+ CAR（M3）+……
而解决cumulative antenna effect也可以用跳线法来解决，只是要注意往上跳的线也会cumulative antenna effect。而在M1加上antenna diode算是比较简单的解法，这颗diode对每一层metal上的电荷都是有漏电的效果的，但缺点就是会增加loading。
好了，最后的结论就是在先进制程中，开始有foundry提供cumulative antenna rule，这跟以前的观念有点不太一样。
参考文献（Reference）：
[1] Y.-P. Tsai, J.-R Shih, Y.-C. King, and C. J. Lin, “Plasma charge accumulative model in quantitative FinFET plasma damage,” IEEE Tran. Electron Devices, vol. 66, no. 8, pp. 3492-3497, Aug. 2019.
[2] E. R. Minami, S. B. Kuusinen, E. Rosenbaum, P. K. Ko, and C. Hu, “Circuit-level simulation of TDDB failure in digital CMOS circuits,” IEEE Trans. Semiconduct. Manufact., vol. 8, no. 3, pp. 370–377, Aug. 1995.
[3] M.-D. Ker and S.-L. Chen, “Design of mixed-voltage I/O buffer by using NMOS-blocking technique,” IEEE J. Solid-State Circuits, vol. 41, no.10, pp. 2324-2333, Oct. 2006.